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邯郸手机网站建设服务,建设户外腰包网站,上海材料网站建设,中国商检局做备案网站目录 1、前言工程概述免责声明 2、相关方案推荐我已有的所有工程源码总目录—-方便你快速找到自己喜欢的项目Altera系列FPGA相关方案推荐我这里已有的PAL视频解码方案 3、设计思路框架工程设计原理框图输入PAL相机ADV7180芯片解读BT656视频解码模块图像缓存架构输出视频格式转… 目录 1、前言工程概述免责声明 2、相关方案推荐我已有的所有工程源码总目录—-方便你快速找到自己喜欢的项目Altera系列FPGA相关方案推荐我这里已有的PAL视频解码方案 3、设计思路框架工程设计原理框图输入PAL相机ADV7180芯片解读BT656视频解码模块图像缓存架构输出视频格式转换VGA输出架构HDMI输出架构工程源码架构 4、Quartus工程源码1详解PAL视频转VGA版本5、Quartus工程源码2详解PAL视频转HDMI版本6、上板调试验证并演示准备工作PAL视频采集输出演示 9、工程源码 Altera系列FPGA基于ADV7180解码PAL视频纯verilog去隔行提供2套Quartus工程源码和技术支持 1、前言 Altera系列FPGA现状 Altera系列FPGA目前处于逐步退出市场状态市场占有率很低、使用便捷性很低、开发生态很不完善之前还可以凭借价格低廉在低端产品上使用但如今国产FPGA的崛起让Altera唯一的优势也荡然无存所以本博主奉劝还在学Altera系列FPGA的同学赶紧悬崖略吗回头是岸别再浪费宝贵的时间了未来的FPGA市场高端市场非Xilinx莫属中低端市场非国产FPGA莫属 FPGA实现模拟视频去隔行现状 目前FPGA实现模拟视频去隔行主要有两种方式一种是使用HLS快速实现然后封装为IP核调用该方法设计简单但仅能在Xilinx系列FPGA使用比如Video Processing Subsystem另一种是纯verilog代码去隔行利用DDR或者SDRAM作为缓存该方法设计灵活但设计难度较大本设计使用纯verilog代码去隔行方案利用SDRAM作为缓存 工程概述 本文使用Altera的Cyclone-IV系列FPGA做PAL视频解码系统视频输入为PAL制式的CCD模拟相机输入分辨率为标准的720x576的PAL隔行视频PAL视频解码方案为ADV7180芯片ADV7180可输出PAL或者NTSC本设计配置为PAL制式输出BT656视频FPGA首先用纯verilog代码实现的i2c配置模块对ADV7180芯片做初始化配置然后FPGA接收ADV7180芯片输出的BT656视频流并使用纯verilog代码实现的BT656解码模块将输入的BT565视频解码为YUV422视频然后YUV422视频送入图像缓存架构实现视频2帧缓存功能本设计使用SDRAM作为缓存介质然后Native视频时序控制图像缓存架构从SDRAM中读取视频并做Native视频时序同步输出YUV422视频然后YUV422视频送入纯verilog代码实现的YUV422转YUV444模块实现转换并输出YUV444视频然后YUV444视频送入纯verilog代码实现的YUV444转RGB888模块实现转换并输出RGB888视频然后RGB888送入VGA输出模块输出VGA视频通过VGA接口输出这是VGA输出方式或者送入纯verilog代码实现的RGB888转HDMI模块输出HDMI差分视频通过HDMI接口输出这是HDMI输出方式针对市场主流需求本设计提供2套Quartus工程源码具体如下 现对上述3套工程源码做如下解释方便读者理解 工程源码1 开发板FPGA型号为Cyclone-IV-EP4CE10F17C8视频输入为PAL制式的CCD模拟相机输入分辨率为标准的720x576的PAL隔行视频PAL视频解码方案为ADV7180芯片ADV7180可输出PAL或者NTSC本设计配置为PAL制式输出BT656视频FPGA首先用纯verilog代码实现的i2c配置模块对ADV7180芯片做初始化配置然后FPGA接收ADV7180芯片输出的BT656视频流并使用纯verilog代码实现的BT656解码模块将输入的BT565视频解码为YUV422视频然后YUV422视频送入图像缓存架构实现视频2帧缓存功能本设计使用SDRAM作为缓存介质然后Native视频时序控制图像缓存架构从SDRAM中读取视频并做Native视频时序同步输出YUV422视频然后YUV422视频送入纯verilog代码实现的YUV422转YUV444模块实现转换并输出YUV444视频然后YUV444视频送入纯verilog代码实现的YUV444转RGB888模块实现转换并输出RGB888视频然后RGB888送入VGA输出模块输出VGA视频通过VGA接口输出输出分辨率为640x48060Hz最后视频通过板载VGA接口输出接口送显示器显示即可该工程适用Altera系列FPGA实现PAL视频解码应用 工程源码2 开发板FPGA型号为Cyclone-IV-EP4CE10F17C8视频输入为PAL制式的CCD模拟相机输入分辨率为标准的720x576的PAL隔行视频PAL视频解码方案为ADV7180芯片ADV7180可输出PAL或者NTSC本设计配置为PAL制式输出BT656视频FPGA首先用纯verilog代码实现的i2c配置模块对ADV7180芯片做初始化配置然后FPGA接收ADV7180芯片输出的BT656视频流并使用纯verilog代码实现的BT656解码模块将输入的BT565视频解码为YUV422视频然后YUV422视频送入图像缓存架构实现视频2帧缓存功能本设计使用SDRAM作为缓存介质然后Native视频时序控制图像缓存架构从SDRAM中读取视频并做Native视频时序同步输出YUV422视频然后YUV422视频送入纯verilog代码实现的YUV422转YUV444模块实现转换并输出YUV444视频然后YUV444视频送入纯verilog代码实现的YUV444转RGB888模块实现转换并输出RGB888视频然后RGB888送入纯verilog代码实现的RGB888转HDMI模块输出HDMI差分视频通过HDMI接口输出输出分辨率为640x48060Hz最后视频通过板载HDMI接口输出接口送显示器显示即可该工程适用Altera系列FPGA实现PAL视频解码应用 本博客描述了Altera系列FPGA实现PAL视频解码的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域 提供完整的、跑通的工程源码和技术支持 工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后 免责声明 本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。 2、相关方案推荐 我已有的所有工程源码总目录—-方便你快速找到自己喜欢的项目 其实一直有朋友反馈说我的博客文章太多了乱花渐欲迷人自己看得一头雾水不方便快速定位找到自己想要的项目所以本博文置顶列出我目前已有的所有项目并给出总目录每个项目的文章链接当然本博文实时更新。。。以下是博客地址 点击直接前往 Altera系列FPGA相关方案推荐 我专门开设了一个Altera系列FPGA专栏里面收录了基于Altera系列FPGA的图像处理、UDP网络通信、GT高速接口、PCIE等博客感兴趣的可以去看看博客地址 点击直接前往 我这里已有的PAL视频解码方案 我这里有多种FPGA解码PAL视频的方案既有PAL解码HDMI输出也有缩放拼接输出等等感兴趣的可以去看我的PAL视频解码专栏专栏地址 点击直接前往 3、设计思路框架 工程设计原理框图 工程设计原理框图如下
输入PAL相机 视频输入为PAL制式的CCD模拟相机输入分辨率为标准的720x576的PAL隔行视频某宝价格也就几十块钱我用的如下 需要注意的是PAL制式的CCD相机是隔行的模拟视频大自然的信号都是模拟的视频信号也不例外。视频信号是指电视信号、静止图象信号和可视电视图像信号。视频信号分为三种制式PAL、NTSC 和 SECAM接下来简单介绍一下这对于后期调试电路很有帮助。PAL 制又称为帕尔制。PAL 是英文 Phase Alteration Line 的缩写意思是逐行倒相也属于同时制。“PAL”有时亦被用来指 625 线每秒 25 格隔行扫描PAL 色彩编码的电视制式。NTSC 是 National Television Standards Committee 的缩写意思是“美国国家电视标准委员会”。NTSC 负责开发一套美国标准电视广播传输和接收协议。SECAM 制式又称塞康制SECAM 是法文 Sequentiel Couleur A Memoire 缩写意为“按顺序传送彩色与存储”是一个首先用在法国模拟彩色电视系统。这只是简单的概述关于 PAL、NTSC 和 SECAM 更详细的资料请参考视频技术手册。既然 PAL、NTSC、SECAM 都是模拟信号FPGA 处理的是数字信号有些 FPGA内部自带 AD可以处理模拟信号例如 Altera 的 MAX10因此中间需要一个芯片做转换也就是一个 ADC学名叫做视频解码芯片本设计使用TW2867作为视频解码芯片。 然后简单区分一下隔行扫描Interlace scan和逐行扫描Progressive scan的概念。如下图所示这是隔行扫描示意图也就是先显示奇数行然后再显示偶数行这只是其中一种隔行扫描的方式用途比较广泛除此之外还有隔 2 行、隔 3 行扫描。 如下图所示这是逐行扫描示意图也就从第一行扫描一直扫描到最后一行。目前显示器是逐行扫描的。
ADV7180芯片解读 本次设计使用的是专用模拟视频解码芯片 ADV7180支持 3路模拟视频输入视频输出是标准 BT656 格式。ADV7180芯片内部框图如下 由于是芯片其内部框架我们无需太过关心只需要注意如何使用即可ADV7180的使用只需要注意两点一是需要i2c总线对芯片进行初始化配置二是ADV7180输出BT656 视频视频时序如下
BT656视频解码模块 BT656视频解码模块将ADV7180解码后的BT656视频解码为YUV422视频其中BT656数据格式如下 如上图所示是一行 BT656 数据结构分成 4 段EAV4-byte、BLANKING280-byte、SAV4-byte和有效数据1440-byte接下来分别介绍。BLANKING280-byte0x80 和 0x10 交替出现。有效数据1440-byte一共 720 个像素Y 占 720 个数据Cb 和 Cr 分别占 360 个数据。EAV 和 SAV分别占 4-byte前三个字节相同是 0XFF0X000X00最后一个不同根据这个字节进行解码。 EAV 和 SAV 的结构如上图所示其中 F、V、H 含义 F 是场信号0 表示场 1,1 表示场 2也就是奇偶场。V 表示场有效0 表示场数据有效1 表示是垂直消隐。H 区分 EAV 和 SAV 信号。P3-P0 只是校验保护位由 F、V、H 进行异或运算得到。如下图所示这是一帧 BT656 数据格式一共包括 625 行每行 1728 个字节有效数据大小是 720x576分成 2 场每场 720x288其余行是消隐信号。 BT656 规定一行有 1728 个字节一帧有 625 行每秒传输 25 帧数据8bit 总线并行传输。1728x625x252700000027M经过计算就知道 27MHz 的来历了。在这 625行中有用的数据是 576 行在 BT656 视频格式中有效视频大小是 720x576其余的当做消隐处理。BT656视频解码模块代码如下
图像缓存架构 图像缓存架构实现的功能是将输入视频缓存到板载SDRAM中再读出送后续模块目的是实现视频同步输出实现输入视频到输出视频的跨时钟域问题更好的呈现显示效果其中SDRAM控制器用纯verilog代码实现所以图像缓存架构就是实现用户数据到SDRAM的桥接作用架构如下 图像缓存架构由视频缓存帧更新模块写视频控制逻辑读视频控制逻辑SDRAM控制器模块组成SDRAM控制器实现了SDRAM初始化、读写时序控制、读写流程控制等功能写视频控制逻辑、读视频控制逻辑实际上就是一个视频读写状态机以写视频为例假设一帧图像的大小为M×N其中M代表图像宽度N代表图像高度写视频控制逻辑每次写入一次突发传输的视频数据记作Y即每次向SDRAM中写入Y个像素写M×N÷Y次即可完成1帧图像的缓存读视频与之一样同时调用两个FIFO实现输入输出视频的跨时钟域处理使得用户可以忽略SDRAM复杂的控制时序以简单地像使用FIFO那样操作SDRAM从而达到读写SDRAM的目的进而实现视频缓存本设计图像缓存方式为2帧缓存图像缓存模块代码架构如下
输出视频格式转换 输出视频格式转换流程为 YUV422视频转YUV444然后YUV444转RGB888目的是输出显示器代码架构如下
VGA输出架构 VGA输出使用Native视频时序同步RGB的视频流硬件上采用权电阻网络方式模拟数字信号转模拟信号 HDMI输出架构 HDMI输出包括Native视频时序和HDMI编码Native视频时序的作用是产生传统VGA的、RGB的视频流HDMI编码采用RTL逻辑编码方式HDMI输出代码架构如下
工程源码架构 以工程2为例工程源码架构如下其他工程与之类似 我发布的工程源码均已编译通过如下
4、Quartus工程源码1详解PAL视频转VGA版本 开发板FPGA型号Altera–Cyclone-IV系列-EP4CE10F17C8 开发环境Quartus 18.1 输入PAL制式的CCD模拟相机720x576的PAL隔行25帧视频 输出VGA权电阻网络模拟分辨率640x48060Hz PAL视频解码方案ADV7180芯片方案 图像缓存方案纯Verilog图像缓存2帧缓存 去隔行方案纯Verilog代码去隔行 工程源码架构请参考前面第3章节中的《工程源码架构》小节 工程作用此工程目的是让读者掌握Altera系列FPGA实现PAL视频解码的设计能力以便能够移植和设计自己的项目 工程的资源消耗和功耗如下
5、Quartus工程源码2详解PAL视频转HDMI版本 开发板FPGA型号Altera–Cyclone-IV系列-EP4CE10F17C8 开发环境Quartus 18.1 输入PAL制式的CCD模拟相机720x576的PAL隔行25帧视频 输出HDMIRTL逻辑编码分辨率640x48060Hz PAL视频解码方案ADV7180芯片方案 图像缓存方案纯Verilog图像缓存2帧缓存 去隔行方案纯Verilog代码去隔行 工程源码架构请参考前面第3章节中的《工程源码架构》小节 工程作用此工程目的是让读者掌握Altera系列FPGA实现PAL视频解码的设计能力以便能够移植和设计自己的项目 工程的资源消耗和功耗如下
6、上板调试验证并演示 准备工作 需要准备的器材如下 FPGA开发板可联系博主获得 ADV7180转接板可联系博主获得 PAL摄像头可联系博主获得 BNC线缆可联系博主获得 HDMI显示器 我的开发板了连接如下
PAL视频采集输出演示 PAL视频采集输出演示如下 PALX1 9、工程源码 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 此外有很多朋友给本博主提了很多意见和建议希望能丰富服务内容和选项因为不同朋友的需求不一样所以本博主还提供以下服务