Design Compiler 综合

综合(synthesis) = 转换(translation) + 优化(logic optimization) + 映射(gate mapping)；

转换阶段将HDL语言描述的电路用门级逻辑实现。对于DC使用gtech.db库中的门级单元来实现HDL语言描述的电路，得到初始的未优化的电路。优化与映射时综合工具对初始电路进行分析，去掉冗余单元。并根据约束条件（环境约束和设计约束）对路径进行优化，将优化后的电路映射到由制造商提供的工艺库上。

综合的特点

1、 综合是限制条件驱动的，限制条件就是综合的目标。

2、 综合是基于路径的，Design Compiler在做综合时，会调用静态时序分析的工具Design Timer对电路中的有效路径进行静态时序分析，很据时序分析结果对电路进行优化。

DC中的八种设计实体

设计（Design）：能完成一定逻辑功能的电路；

单元（Cell）：设计中包含的子设计的实例；

参考（Reference）：单元的参考对象，即单元是参考的实例；

端口（Port）：设计的基本输入输出口；

管脚（Pin）：单元的输入输出口；

线网（Net）：端口间及管脚间的互连信号；

时钟（Clock）：作为时钟信号源的管脚或端口；

库（Library）：综合时用到的一组单元的集合。

DC通常要指定下面4种库

Target Library：对应工艺库，即代工厂提供的某种工艺的工艺库。

Link Library：主要是用来指定DC查找时所指定的目标，通常也就是Target Library。

Synthetic Library：DC综合时用来将HDL代码转化为相对应的元件时所参考的Ip库，例如，符号“+”，通过查找IP库将生成某一类加法器。默认情况下，DC使用它自带的IP库，当然，如果必要，用户也可以指定别的IP库。

Symbol Library：在使用DC的图形化界面，即DV时，给出原理图上各种标准单元，如与非门的符号。

GTECH库

Synopsys的通用工艺库，由DC自带，是独立于厂家工艺的。该库中包含的元件仅代表一定的逻辑功能而不带有任何工艺参数。DC在Translate时先将HDL描述转化为GTECH库单元组成的电路

参考文献：